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脉冲神经网络与类脑芯片设计


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脉冲神经网络与类脑芯片设计
  • 书号：9787030812773
    作者：石匆,周喜川,田敏
  • 外文书名：
  • 装帧：平装
    开本：B5
  • 页数：110
    字数：151000
    语种：zh-Hans
  • 出版社：科学出版社
    出版时间：2025-03-01
  • 所属分类：
  • 定价： ￥129.00元
    售价： ￥101.91元
  • 图书介质:
    纸质书

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本书尝试阐述脉冲神经网络与神经形态处理器芯片的基本设计方法，以实现物端智能设备的能效和性能优化。本书首先介绍物端智能计算领域的背景与研究现状，然后从基本的脉冲神经元模型出发，介绍脉冲神经网络相关的基础知识和技术，再以多款典型物端神经形态处理器为例，详细介绍物端神经形态芯片的算法、架构和电路协同设计优化方法，为进一步研究物端神经计算新模型及神经形态硬件新架构开拓思路。
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    第1章 绪论 1
    1.1 人工智能发展背景 2
    1.2 物端智能计算 3
    1.3 脉冲神经网络和神经形态处理器 4
    1.4 国内外研究现状 6
    参考文献 8
    第2章 脉冲神经网络模型及学习规则基础 13
    2.1 经典脉冲神经元模型 13
    2.1.1 泄漏积分点火神经元模型 13
    2.1.2 Izhikevich神经元模型 15
    2.1.3 神经元模型的选择 15
    2.2 SNN结构 16
    2.2.1 前向连接 16
    2.2.2 侧抑制连接 16
    2.3 仿生学习规则 18
    2.3.1 STDP学习规则及实现方式 18
    2.3.2 三因子STDP 20
    2.3.3 Tempotron学习规则及实现方式 21
    2.4 输入脉冲编码 23
    2.4.1 泊松速率编码 23
    2.4.2 脉冲间隔编码 23
    2.4.3 首次脉冲时间编码 24
    2.4.4 动态视觉传感器物理编码 24
    2.4.5 输入编码方法对比 25
    2.5 输出脉冲解码 25
    2.6 物端SNN模型评估常用基准数据集 26
    参考文献 27
    第3章 脉冲极限学习机 28
    3.1 脉冲极限学习机模型 28
    3.1.1 模型结构和特点 28
    3.1.2 三元R-STDP学习规则 29
    3.2 脉冲极限学习机神经形态处理器设计 31
    3.2.1 处理器架构及特点 31
    3.2.2 关键模块电路设计 33
    3.3 脉冲极限学习机的FPGA原型实现 34
    3.3.1 FPGA原型系统及性能测试 34
    3.3.2 工作对比 35
    参考文献 37
    第4章 三重类脑神经形态处理器 38
    4.1 三重类脑学习机制 38
    4.1.1 模型结构和特点 38
    4.1.2 学习规则 42
    4.2 三重类脑神经形态处理器设计 44
    4.2.1 处理器架构及特点 44
    4.2.2 关键模块电路设计 46
    4.3 三重类脑神经形态处理器的FPGA原型及ASIC实现 50
    4.3.1 FPGA原型系统及性能测试 50
    4.3.2 与其他基于FPGA实现的物端神经形态处理器对比 55
    4.3.3 ASIC原型芯片及性能指标 55
    4.3.4 与其他ASIC物端神经形态处理器对比 57
    参考文献 59
    第5章 脉冲域压缩感知神经形态处理器 60
    5.1 脉冲域压缩感知网络模型 60
    5.1.1 模型结构和特点 60
    5.1.2 误差触发的轻量级学习规则 62
    5.2 脉冲域压缩感知神经形态处理器设计 63
    5.2.1 处理器架构及特点 63
    5.2.2 关键模块电路设计 64
    5.3 脉冲域压缩感知处理器的FPGA原型实现 66
    5.3.1 FPGA原型系统及性能测试 66
    5.3.2 工作对比 69
    参考文献 71
    第6章 多层SNN片上学习神经形态处理器：MorphBungee-Ⅰ 72
    6.1 多层SNN学习规则 72
    6.2 “魔法棒-Ⅰ ”神经形态处理器架构及电路设计 74
    6.2.1 处理器架构及特点 74
    6.2.2 关键模块电路设计 77
    6.3 “魔法棒-Ⅰ ”神经形态处理器芯片ASIC原型实现及测试 81
    6.3.1 ASIC原型芯片及性能测试 81
    6.3.2 工作对比 83
    参考文献 86
    第7章 多层SNN片上学习神经形态处理器：MorphBungee-Ⅱ 88
    7.1 DeepTempo学习规则优化 88
    7.2 “魔法棒-Ⅱ ”神经形态处理器架构及电路设计 90
    7.2.1 处理器架构及特点 90
    7.2.2 关键模块电路设计 95
    7.3 “魔法棒-Ⅱ ”神经形态处理器芯片ASIC原型实现及测试 99
    7.3.1 ASIC原型芯片及性能测试 99
    7.3.2 工作对比 104
    参考文献 107
    第8章 未来展望：基于忆阻器的神经形态处理器 109
    参考文献 110
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