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使用System Verilog进行RTL建模——基于System Verilog的ASIC与FPGA设计


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使用System Verilog进行RTL建模——基于System Verilog的ASIC与FPGA设计
  • 书号：9787030816894
    作者：慕意豪
  • 外文书名：
  • 装帧：平装
    开本：16
  • 页数：442
    字数：554000
    语种：zh-Hans
  • 出版社：科学出版社
    出版时间：2025-03-01
  • 所属分类：
  • 定价： ￥98.00元
    售价： ￥77.42元
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    纸质书

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本书几乎涵盖使用SystemVerilog在RTL层面对ASIC和FPGA进行建模的所有方面，旨在为数字IC设计工程师提供全面的学习与参考资料。
　　本书基于SystemVerilog-2017标准，首先阐述SystemVerilog与传统Verilog的区别，以及其在仿真和综合中的作用，并对RTL和门级建模等抽象级别进行定义；接着深入探讨多种数据类型，包括线网和变量类型、用户自定义类型等，详细说明其使用方法和注意事项；对于运算符和编程语句，本书也进行了全面讲解，强调如何正确使用它们编写可综合的RTL模型。此外，书中各章节包含丰富示例和代码片段，聚焦特定SystemVerilog构造，展示了如何在实际设计中运用相关知识。同时，针对ASIC和FPGA的建模特点，讨论了不同技术对RTL建模风格的影响，并提供了相应的编码建议。附录部分还汇总了最佳实践指南，列出了关键字集，并提供了额外资源，方便读者查阅和进一步学习。
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    第1章 SystemVerilog仿真与综合 1
    1.1 Verilog和System Verilog的区别 2
    1.2 RTL 和门级建模 7
    1.3 定义System Verilog的RTL综合子集 12
    1.4 针对ASIC和FPGA的建模 12
    1.5 System Verilog仿真 16
    1.6 数字综合 29
    1.7 System Veriloglint检查器 33
    1.8 逻辑等价检查器 33
    1.9 小结 34
    第2章 RTL建模基础 35
    2.1 模块和过程块 36
    2.2 System Verilog语言规则 37
    2.3 模 块 49
    2.4 模块实例和层次结构 51
    2.5 小 结 56
    第3章 线网和变量类型 57
    3.1 4 态数据值 58
    3.2 文本值（数字） 58
    3.3 类型和数据类型 63
    3.4 变量类型 63
    3.5 线网类型 72
    3.6 端口声明 79
    3.7 线网和变量的非合并数组 85
    3.8 参数常量 89
    3.9 常量变量 94
    3.10 小结 95
    第4章 用户定义的类型和包 97
    4.1 用户定义类型 98
    4.2 System Verilog包 99
    4.3 $unit命名空间 108
    4.4 枚举类型 110
    4.5 结构体 119
    4.6 联合体 125
    4.7 使用结构体和联合体的数组 131
    4.8 小 结 133
    第5章 RTL表达式运算符 137
    5.1 运算符表达式规则 138
    5.2 连接和复制运算符 142
    5.3 条件运算符 146
    5.4 位运算符 149
    5.5 归约运算符 153
    5.6 逻辑运算符 155
    5.7 比较运算符 160
    5.8 全等运算符 163
    5.9 集合成员关系运算符 165
    5.10 移位运算符 168
    5.1 1 流操作符（打包和解包） 175
    5.1 2 算术运算符 177
    5.1 3 增量和减量运算符 182
    5.1 4 赋值运算符 188
    5.1 5 类型转换运算符和类型转换 190
    5.1 6 运算符优先级 200
    5.1 7 总结 202
    第6章 RTL编程语句 203
    6.1 System Verilog过程块 204
    6.2 决策语句 209
    6.3 循环语句 221
    6.4 跳转语句 232
    6.5 空操作语句 234
    6.6 RTL 建模中的函数和任务 236
    6.7 小结 242
    第7章 组合逻辑建模 243
    7.1 连续赋值（布尔表达式） 244
    7.2 always和always_comb过程块 248
    7.3 使用函数表示组合逻辑 255
    7.4 组合逻辑决策优先级 256
    7.5 小结 262
    第8章 时序逻辑建模 265
    8.1 触发器和寄存器的RTL 模型 266
    8.2 建模有限状态机（FSM） 290
    8.3 建模内存设备（如RAM） 308
    8.4 小 结 312
    第9章 建模锁存器和避免非设计意图的锁存器 313
    9.1 锁存器建模 314
    9.2 非设计意图的锁存器 318
    9.3 在不完整的决策中避免产生锁存器 320
    9.4 小结 341
    第10章 通信总线建模——接口端口（interface ports） 343
    10.1 接口的概念 344
    10.2 将interface用作模块端口 354
    10.3 接口的modports 356
    10.4 接口方法（任务和函数） 361
    10.5 接口过程代码 364
    10.6 参数化接口 366
    10.7 综合接口 367
    10.8 小结 370
    附录 371
    附录A 最佳实践指南 372
    附录B System Verilog关键字 377
    附录C RTL模型中的X态乐观与X态悲观 382
    附录D 其他资源 420
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