本书系统介绍了低功耗 CMOS 逐次逼近型模数转换器设计所涉及的一些关键问题，包括体系结构、高层次模型、电容开关时序、关键电路技术、低压模拟电路、电容阵列布局等，同时介绍当前最新的流水线 SAR A/D 转换设计技术和可配置 A/D 转换器设计技术，是当前国外低功耗 CMOS 混合信号集成电路的前沿研究内容。书中所提出的体系结构、电容开关时序及高层次模型、关键电路模块均经过流片验证或 Spice 仿真验证，可以直接供读者参考，且对想深入研究低功耗 CMOS 混合信号集成电路设计的设计人员和研究人员具有很强的指导意义和实用性。
样章试读
目录
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前言
绪论1
0.1SARA/D转换器的研究进展1
0.2本书的主要内容2
参考文献3
第1章SARA/D转换器设计基础4
1.1SARA/D转换器的工作原理4
1.2电荷再分配D/A转换电路5
1.2.1二进制权重电容D/A转换器5
1.2.2分段式电容D/A转换器6
1.2.3C-2C式电容D/A转换器7
1.3SARA/D转换器的性能指标7
1.3.1静态特性参数7
1.3.2动态特性参数10参考文献11
第2章低功耗SARA/D转换器关键设计技术12
2.1高效电容开关时序12
2.1.1传统电容开关时序13
2.1.2节能电容开关时序14
2.1.3单调电容开关时序15
2.1.4VCM-based电容开关时序16
2.1.5开关功耗分析17
2.2CMOS比较器18
2.2.1基本动态锁存比较器18
2.2.2双尾电流型动态锁存比较器19
2.2.3动态比较器的失调20
2.2.4动态比较器的噪声21
2.3SAR控制实现技术22
2.3.1传统的SAR控制逻辑22
2.3.2SAR动态逻辑实现技术23
参考文献24
第3章低功耗SARA/D转换器26
3.1一种10位1.0V300kS/sSARA/D转换器26
3.1.110位SARA/D转换器结构26
3.1.2基于电容拆分技术的VCM-based电容开关时序26
3.1.3自举开关31
3.1.4动态比较器33
3.1.5基于动态逻辑的SAR控制技术37
3.1.6版图设计39
3.1.7SARA/D转换器测试41
3.210位20kS/s0.6V超低功耗SARA/D转换器43
3.2.110位SARADC的系统结构43
3.2.2新型低功耗DAC电容开关时序44
3.2.3自举开关47
3.2.4SAR动态逻辑48
3.2.5实验结果49
3.3一种8位0.35V10kS/s低功耗SARA/D转换器50
3.3.18位SARA/D转换器结构51
3.3.2基于电容拆分技术的新型电容开关时序51
3.3.3低漏电、低失真自举开关57
3.3.4衬底驱动全动态比较器59
3.3.5DAC阵列中的电容驱动开关60
3.3.6低漏电SAR控制逻辑61
3.3.7测试结果与讨论63
参考文献64
第4章高精度SARA/D转换器66
4.1高精度SARA/D转换器的校准技术66
4.1.1模拟自校准技术66
4.1.2基于SplitADC的数字校准技术68
4.2SARA/D转换器的电容失配和SplitADCLMS数字校准71
4.2.116位SARA/D转换器的基本结构71
4.2.2寄生电容和电容失配73
4.2.3基于SplitADC的LMS数字校准原理75
4.2.4基于SplitADC的LMS数字校准高层次建模77
4.3基于SplitADCLMS数字校准技术的16位SARA/D转换器79
4.3.1基本工作原理80
4.3.2关键模块电路84
4.3.3仿真结果88
4.4基于Sub-radix-2的SARA/D转换器数字校准算法88
4.4.1SARA/D转换器的广义码域线性均衡器89
4.4.2DAC失配误差的数字可校准性90
4.4.3基于Sub-radix-2的SARA/D转换器92
4.5基于扰动数字校准的16位SARA/D转换器94
4.5.1基于扰动的数字校准原理94
4.5.216位1MS/sSARA/D转换器97
参考文献102
第5章高速SARA/D转换器104
5.1一种8位/10位可配置高速异步SARA/D转换器104
5.1.1可配置SARA/D转换器结构104
5.1.2电容DAC105
5.1.3高速比较器108
5.1.4异步SAR控制技术109
5.1.5A/D转换器仿真结果110
5.2一种8位208MS/sSARA/D转换器113
5.2.1高速采样开关113
5.2.2高速可校准比较器115
5.2.3终端电容复用117
5.2.4校准位和逻辑控制120
5.2.5仿真结果122
5.3一种8位660MS/s异步SARA/D转换器123
5.3.1异步时钟产生电路124
5.3.2预置位技术125
5.3.3整体电路工作过程和逻辑控制127
5.3.4仿真结果128
5.48位2.0GS/s时域交织SARA/D转换器129
5.4.1时域交织A/D转换器的误差分析129
5.4.2基于模拟延迟锁相环的时钟产生器131
5.4.3子通道SARA/D转换器架构与开关电容阵列133
5.4.4仿真结果137
参考文献138
第6章高速流水线SARA/D转换器140
6.1流水线SARA/D转换器基本原理140
6.1.1流水线SARA/D转换器的基本结构140
6.1.2SAR辅助型MDAC的工作原理141
6.1.3SAR辅助型MDAC设计考虑143
6.2一种12位50MS/s流水线SARA/D转换器147
6.2.1系统结构147
6.2.2流水线SARA/D转换器的误差分析148
6.2.3系统结构优化155
6.2.4SAR辅助型MDAC电路159
6.2.5增益自举运算放大器161
6.2.6第二级SARA/D转换器169
6.2.7内部时钟产生电路172
6.2.8自举开关电路173
6.2.9流片测试结果174
6.3一种基于过零检测的10位50MS/s流水线SARA/D转换器177
6.3.1基于过零检测器的开关电容电路177
6.3.2基于过零检测器的流水线SARA/D转换器的非理想效应181
6.3.3基于过零检测器的流水线SARA/D转换器系统设计182
6.3.4关键模块电路188
6.3.5仿真结果193
参考文献194
第7章可配置循环型CMOSA/D转换器197
7.1系统结构197
7.1.1循环型A/D转换器基本原理197
7.1.26～12位可配置低功耗循环型A/D转换器系统结构198
7.1.3冗余数字校准199
7.1.4多工作模式设计200
7.2关键模块电路201
7.2.1采样保持电路基本原理201
7.2.2余量增益电路209
7.2.3可配置CMOS运算放大器217
7.2.4动态比较器219
7.2.5非交叠时钟产生模块220
7.3整体性能仿真和版图布局221
7.3.1动态性能仿真结果221
7.3.2功耗仿真224
7.3.3版图布局225
参考文献226
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